CMOS与非门电路的输入端悬空时是高电平仍是低电平

CMOS与非门电路的输入端悬空时是高电平还是低电平
自己看了下CMOS与非门的原理电路，感觉悬空后看不出MOS管是否导通。求助。因为我看到一个CMOS与非门的输入端是另一个CMOS三态门的输出端，而这个CMOS三态门是处于高阻抗状态（相当于断开）
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如果左边两个与非门是TTL芯片，那么F2悬空视为高电平，如果是CMOS芯片，F2视为未知电平。