FPGA counter and FIFO解决方案

FPGA counter and FIFO
请教一下，Artix-7能设计出多少个16bit的计数器呢？FIFO depth 能达到多少？TAG 能达到多少？我看到有人用Virtex-4 FF1517设计了40个counters, FIFO深度为256， TAG有2组，1组是6K*32bit, 一组是6K*1bit. 为什么不设计为2组都是32bit呢？求解。
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可以理解成，FIFO 支持 DMA 传输模式。设置一个门限作为trigger，比如说4K的FIFO， 那么设置trigger为4K，即FIFO满的时候，触发中断，或者触发DMA传输，这个貌似可选

1GHz，是纳秒ns级别的， 1秒2w次，是微妙us级别的，对于你的需求，问题应该不大的，只不过，调试的时候可能会有些问题，因为一调试这个部分，就意味着要打断了，时延一长，看到的数据可能就半拉胡片的了
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你这个与网卡的DMA传输很像，这大概需要用到 TX RING BUFFER，可以参考网卡的DMA。
例化多个RAM出来，构成一个链表存储收到的数据，然后构造一个RAM Controller来控制这个链。每个RAM的大小固定。可以自己设定一次DMA传输的数据为一个RAM的数据量或者更多。
例如PCIE DMA中就是这样的，一次DMA的数据量大小可以超过4KB，而超过4KB的DMA传输会被分割成小于或等于4KB的TLP进行传输，而当所有的TLP传输完成以后才会产生中断。